S neustálým rozvojem zobrazovací technologie zaujímají TRUE COLOR LCD displeje postupně důležitou pozici ve vestavěných zobrazovacích systémech s výhodami vysokého rozlišení, vysokého kontrastu a vysokého rozlišení. V současné době existují dva hlavní způsoby, jak realizovat technologii ovládání LCD displeje založenou na vestavěné platformě: ARM vestavěný LCD řadič a nezávislé ovládací zařízení. Tyto dvě implementace však mají nedostatky. Použití vestavěných řadičů může zvýšit zátěž procesoru a omezit snímkovou frekvenci zobrazení. Externí ovládací zařízení jsou nejen nákladná, ale také specifická a obtížně přizpůsobitelná různým typům LCD obrazovky.
Na základě tohoto problému je zde konstrukční schéma LCD řadiče založené na ARM a FPGA. Na jedné straně může toto konstrukční schéma zvýšit rychlost zápisu video paměti a snížit zátěž procesoru provozem zařízení Framebuffer pod operačním systémem LINUX. Na jedné straně se FPGA používá k realizaci návrhu LCD řadiče s krátkým vývojovým cyklem, nízkou spotřebou energie a flexibilní přenositelností, kterou lze aplikovat na různé malé a střední LCD obrazovky.
1 Složení systému a pracovní princip
Systém se skládá především z mikrokontroléru, FPGA (LCD řadiče), paměťové jednotky a periferního rozhraní. Blokové schéma systému je znázorněno na obrázku 1.
Schéma konstrukce regulátoru vhodné pro LCD displej z tekutých krystalů
Pracovní proces systému: při působení signálu řízení časování generovaného obvodem generujícím časování uvnitř FPGA čte LCD řadič data potřebná pro zobrazení z mikrokontroléru prostřednictvím rozhraní Framebuffer a ukládá je do vyrovnávací paměti displeje SRAM. Současně LCD displej čte data displeje z paměti displeje SRAM a přímo zobrazuje informace o datech v reálném čase prostřednictvím obvodu převodu formátu dat.
2 Návrh hardwaru systému
2.1 LCD řadič
LCD řadič je implementován na základě FPGA. Tento program používá Altera Cvclone (hurikán) série EPlC6Q240. FPGA má vysokorychlostní I / O rozhraní pro přenos dat, může realizovat rychlost čtení paměti vysokorychlostního displeje, výrazně zlepšit snímkovou frekvenci LCD displeje. FPGA je zároveň programovatelné logické zařízení, které může implementovat složité logické operace a poskytovat komplexní časování řízení. LCD displej přijímá displej z tekutých krystalů TFT-LCD typu LQ035Q3DG01, rozlišení je 320×240 a obrazový signál je ve formátu RGB.
Vzhledem k tomu, že SRAM má vyšší rychlost čtení a zápisu, mezipaměť displeje tohoto designu přijímá 1 kus IS61LV51216AL SRAM, jeho kapacita je 512 KB a rychlost čtení a zápisu je asi 10ns. A velikost zobrazení rámečku obrázku je 125 KB (320x240x2 / l024), FPGA čte a zapisuje rychlost do paměti displeje je asi 200 ns, takže splňují systémové požadavky. Obrázek 2 znázorňuje schéma zapojení řadiče LCD.
Schéma konstrukce regulátoru vhodné pro LCD displej z tekutých krystalů
2.2 Mikrokontrolér ARM9
Hlavní řídicí jednotka tohoto návrhu systému přijímá ATMEL společnost AT9lRM9200 (zkráceně 9200) jako MCU, tento procesor je založen na jádře ARM920T, pracovní frekvence je 180 MHz. Výkon může dosáhnout 200 MI / s a systém přijímá open source LINUX OS. ARM9, jako řídicí terminál systému, však musí dokončit mnoho úkolů, jako je sběr informací, zpracování a externí komunikace, a pokud řadič LCD také čte data z paměti pro zobrazení, způsobí to zatížení procesoru, čímž se sníží mezipaměť zobrazení Rychlost čtení dat ovlivňuje zobrazení LCD v reálném čase. Proto je zde navržena aplikační metoda založená na rozhraní Framebuffer pod operačním systémem LINUX, což výrazně zvyšuje rychlost čtení dat z paměti displeje, čímž se zlepšuje výkon celého zobrazovacího systému v reálném čase. Obrázek 3 znázorňuje připojení obvodu rozhraní AT91RM9200.
Schéma konstrukce regulátoru vhodné pro LCD displej z tekutých krystalů
3 Návrh systémového softwaru
Softwarový návrh systému je rozdělen především do dvou částí: návrh LCD řadiče založený na FPGA a návrh ovladače Framebuffer pod operačním systémem LINUX.
3.1 Návrh LCD regulátoru
3.1.1 Složení LCD řadiče
LCD řadič tohoto konstrukčního schématu se skládá hlavně z modulů, jako je čtení a zápis mezipaměti, rozhraní MCU a ovládání časování LCD. Specifické složení je znázorněno na obrázku 4.
Schéma konstrukce regulátoru vhodné pro LCD displej z tekutých krystalů
3.1.2 Princip návrhu LCD regulátoru
Podle principu zobrazení tfT-LCD obrazovky z tekutých krystalů patří mezi hlavní řídicí signály potřebné pro zobrazení pixelový hodinový signál, signál synchronizace linky / pole a signál povolení. Rozlišení obrazovky tohoto schématu je 320x240 a je nutné navrhnout obnovovací frekvenci LCD displeje na 60 Hz, to znamená, že signál synchronizace pole (VSYNC) je 60 Hz. Skládá se ze signálu synchronizace linky, pak doba signálu synchronizace linky je 1 / (60x240) s, a pak signál synchronizace linky (HSYNC) je 15 kHz. Stejným způsobem je pixelový taktovací signál (CK) 5MHz.
Vestavěný modul IP s fázovou smyčkou (PLL) FPGA se používá k rozdělení hodinového signálu FPGA 50 MHz F_CLK o 10 do 5 MHz pixelového taktovacího signálu. Použitím metody stavového stroje, pomocí jazyka popisu hardwaru Verilog pro návrh modulu řízení časování, poskytuje LCD řídicí signály VSYNC, HSYNC a ENAB, které splňují požadavky na časování. Po dokončení návrhu je simulace časování dokončena v prostředí QuatuslI a získané výsledky simulace splňují požadavky na časování. Diagram simulace je znázorněn na obrázku 5.
Schéma konstrukce regulátoru vhodné pro LCD displej z tekutých krystalů
SRAM je paměťový modul videa. Z obrázku 2 je vidět, že přenos dat mezi LCD řadičem a mikrokontrolérem je načten pod hodinovým ovládáním ARM, zatímco LCD obrazovka je čtena ze SRAM pod kontrolou pixelového hodinového signálu CK. Získejte data. Toto řešení, které se zaměřuje na problém přenosu dat mezi různými doménami hodin, přijímá návrh FPGA pro implementaci asynchronního FIFO k dokončení.
3.2 Konstrukce pohonu Framebuffer
Framebuffer je rozhraní ovladače v linuxovém jádře, které mapuje zobrazovací zařízení jako vyrovnávací paměti rámců. Platforma používá Linux 2. Jádro 6.25. V Linuxu 2. 6 jádro, obvykle se používá hierarchický rámec pro návrh ovladačů. Hierarchická a klasifikovaná správa zařízení, spodní vrstva řidiče je ovladač autobusu a horní vrstva je konkrétní ovladač zařízení. V ovladači Framebuffer je proces návrhu softwaru následující: Nejprve zaregistrujte typ sběrnice a požádejte o prostředky systémové sběrnice pro konkrétní připojení zařízení a hardwaru; za druhé, zaregistrujte konkrétní ovladač zařízení do seznamu sběrnicových linek a jádro Linuxu podle ovladače zařízení Poskytnutá detekční funkce detekuje typ zařízení sběrnice; nakonec je registrace konkrétního typu zařízení realizována ve funkci detekce řidiče. Následuje jeho specifický proces implementace.
1) Aplikace zdroje V systému je 9200 připojen k rozhraní FPGA FIFO přes BANK7 rozhraní externí sběrnice a data FIFO jsou zapsána v režimu 16bitové statické sběrnice. Podle rámce pro návrh řidiče musí první krok návrhu řidiče požádat o zdroje sběrnice prostřednictvím funkce systémového volání platform_device_register. Kód je následující:
Schéma konstrukce regulátoru vhodné pro LCD displej z tekutých krystalů
2) Ovladač je registrován v konkrétním ovladači zařízení pomocí makra module_init a module_exit pro definování metod načítání a vykládání modulu řidiče a funkce platform_driver_register se používá ve funkci registrace modulu k registraci platform_driver struktury konkrétního zařízení do seznamu systémových sběrnicových linek, platform_driver Poskytněte sondu a odeberte provozní metody konkrétních zařízení pro sběrnici. Schematický kód je následující:
Schéma konstrukce regulátoru vhodné pro LCD displej z tekutých krystalů
Schéma konstrukce regulátoru vhodné pro LCD displej z tekutých krystalů
3) Registrace zařízení Framebuffer V Linuxu jsou informace o zařízení framebuffer popsány prostřednictvím struktury fb_info. V fb_info jsou důležitějšími strukturami fb_var_scree-ninfo, fb_var_screeninfo a fb_ops. Mezi nimi fb_var_screeninfo zaznamenává parametry řadiče zobrazení, které může uživatel upravit, včetně rozlišení obrazovky; fb_fix_screeninfo zaznamenává parametry řadiče zobrazení, které uživatel nemůže změnit, jako je fyzická adresa vyrovnávací paměti obrazovky atd.; fb_ops zaznamenává způsob implementace konkrétních operací IO zobrazovacího zařízení. Ovladač zaregistruje informace o zobrazovacím zařízení zaznamenané fb_info do seznamu propojených zařízení Framebuffer pomocí funkce register_-framebuffer.
V systému souborů Linux je hlavní číslo zařízení zařízení Framebuffer 29 a menší číslo zařízení je pořadové číslo vyrovnávací paměti rámce. Po registraci zařízení Framebuffer je uzel souboru zařízení Framebuffer vytvořen v adresáři system dev prostřednictvím instrukce mknod a program aplikační vrstvy může realizovat přístup a provoz zařízení Framebuffer prostřednictvím souboru zařízení Framebuffer.
4 Závěr
LCD řadič této konstrukce splňuje požadavky na snímkovou frekvenci v reálném čase a zobrazení a zobrazuje nejméně 25 snímků za sekundu. Technologie LCD řadiče založená na konstrukci FPGA má výhody širokého použití, silné přenositelnosti, krátkého vývojového cyklu a nízkých nákladů a může být použita v mnoha systémech nebo příležitostech, které vyžadují LCD displej z tekutých krystalů.
